AD9852中文

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2024年1月11日发(作者：)

外文翻译 AD9852

性能指标：

300MHZ内部时钟

FSK,BPSK,PSK,CHIRP,AM功能操作

双集成12-位D/A转换器

超高速比较器，有效值为3ps 抖动

外部动态性能：80db

@100MHZ(+/-1MHZ)Aout

4倍到20倍可编程参考时钟

双48-位可编程频率寄存器

双14-位可编程相位偏移寄存器

12-位幅度调制及可编程开关键控功能

单脚FSK和BPSK 数据接口

通过I/O接口的PSK容量

带单脚频率控制功能的线性和非线性FM

触发 功能

带斜坡的FSK

在时钟发生器模式下的有效值小于25ps抖动

双向自动频率扫描

Sample 函数修正

简单化的控制接口

10MHz串行，2-线或3-线SPI兼容或100MHz 并行8-位可编程

3.3V单线供应

SFDR

倍减功能

单端或不同的输入接口时钟

80-线的LOFP封装

应用：

灵活的本振频率合成

可编程的时钟发生器

为雷达和扫描系统提供的FM触发信源

检测设备

商用和业余用的射频振荡器

总体概述：

AD9852数字合成器是一种高集成设备，它采用先进的DDS技术，配上高速.高性能的D/A转换器来实现灵活的数字化可编程的合成器功能。当接入精确时钟源时，AD9852能产生一种高稳定度的，频率-相位-幅度-可编程的余弦波，这种波可用在通信、雷达中作为灵活的本振信号以及其他很多用途。AD9852的改进型-高速DDS芯片可提供48位频率分辨率。截断到17位的相位确保能产生优质的9852的电路结构允许输出信号的频率高达150MHz，这使其数字上能以每秒高达100MHz的速率调谐成新的频率。

第 1 页 共 35 页

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目录

性能指标 … …….………..2 控制寄存器描述…………………….23

总体概述 … ……. ………..2

功能模块图……….. ………..2

明细表 …………………….3-6

芯脚功能描述 ……………….7-8

芯脚配置 ……………….9

典型应用 ………………14

简述 ……………….15

AD9852工作模式描述 …….15

单音模式（模式000） …….16

不带斜坡的FSK（模式001）17

带斜坡的FSK（模式010）…17

触发（模式011） ……..21

基本调频脉冲的编程步骤……22

相移键控模式(模式100) …….22

AD9852的使用 …………….25

串口操作注意事项…………….23

第 2 页 共 35 页

内外部的时钟更新 ……………25

振幅键控的形成 …………….26

余弦DAC ……………..27

控制DAC ……………..27

同步功能的翻转 ……………..28

参考时钟加法器 ………………28

AD9852的编程 ……………….29

并口操作 ……………………………..29

串口操作 ……………………………30

串行接口总体操作…………………….32

指令字节 …………………………….33

串口脚描述 ………………………….34

MSB/LS转换 ……………………….34

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明细表

参数

参考时钟输入特点

内部系统时钟频率范围

外部参考时钟频率范围

参考时钟倍频使能

参考时钟倍频不使能

占空比周期

输入电容

输入补偿

不同模式 共同模式电压范围

最小信号幅度

共同模式范围

VIH

(单端模式)

VIL

(单端模式)

DAC标准输出特点

输出刷新数率

分辨率

余弦和控制DAC的全尺度输出电流

接收错误

输出偏移

微分的非线性

积分的非线性

输出补偿

允许的电压范围

温度

满

满

满

25℃

25℃

25℃

25℃

25℃

25℃

25℃

满

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

测试

电平

VI

VI

VI

IV

IV

IV

IV

IV

IV

IV

I

IV

IV

I

I

I

I

IV

I

AD9852ASQ

最小 类型 最大

5 300

5 75

5 300

45 50 55

3

100

800

1.6 1.75 1.9

2.3

1

300

12

5 10 20

-6 +2.25

2

0.3 1.25

0.6 1.66

100

-0.5 +1.0

AD9852AST

最小 类型 最大

5 200

5 50

5 200

45 50 55

3

100

800

1.6 1.75 1.9

2.3

1

200

12

5 10 20

-6 +2.25

2

0.3 1.25

0.6 1.66

100

-0.5 +1.0

单位

MHZ

MHZ

MHZ

%

PF

KΩ

mVp-p

V

V

V

MSPS

Bits

mA

% FS

uA

LSB

LSB

KΩ

V

第 3 页 共 35 页

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DAC 动态输出特性

DAC宽带SFDR

1MHZ到20MHZ AOUT

20MHZ

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

V

58

56

52

48

48

48

83

83

91

82

84

89

71

77

83

140

138

142

142

148

152

30

12

11

58

56

52

48

48

83

83

91

82

84

89

140

138

142

142

148

152

30

12

11

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc/HZ

dBc/HZ

dBc/HZ

dBc/HZ

dBc/HZ

dBc/HZ

SycClk Cycle

SycClk Cycle

SycClk Cycle

到40MHZ AOUT

40MHZ到60MHZ AOUT

60MHZ到80MHZ AOUT

80MHZ到1000MHZ AOUT

100

MHZ到1200MHZ AOUT

DAC窄带SFDR

10MHZ AOUT

(±1MHZ)

10MHZ AOUT

(±250KHZ)

10MHZ AOUT

(±50KHZ)

41MHZ AOUT

(±1MHZ)

41MHZ AOUT

(±250kHZ)

41MHZ AOUT

(±50kHZ)

119MHZ AOUT

(±1MHZ)

119MHZ AOUT

(±250kHZ)

119MHZ AOUT

(±50kHZ)

残留的相位噪音

（AOUT=5MHZ,外部时钟=30MHZ

参考时钟倍频系数为10X)

1kHZ偏置

10kHZ偏置

100kHZ偏置

（AOUT=5MHZ,

外部时钟=30MHZ

参考时钟倍频系数通过)

1kHZ偏置

10kHZ偏置

100kHZ偏置

传输延迟

相位累加器和DDS核

sinc翻转滤波器

数字倍乘器

第 4 页 共 35 页

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参数

温度

测试

电平

AD9852ASQ

最小 类型 最大

AD9852AST

最小 类型 最大

单位

重置持续时间

比较器输出特性

输入电容

输入阻抗

输入电流

滞后量

比较器输出特性

逻辑“1”电压，高Z阻抗

逻辑“0”电压，高Z阻抗

输出功率，50Ω阻抗，120MHZ触发率

传播延时

输出占空比周期错误

上升时间，5PF阻抗

触发率，高Z阻抗

触发率，50Ω阻抗

输出周期—周期抖动

比较器窄带SFDR

10MHZ

(±1MHZ)

10MHZ

(±250KHZ)

10MHZ

(±50KHZ)

41MHZ

(±1MHZ)

41MHZ

(±250kHZ)

41MHZ

(±50kHZ)

119MHZ (±1MHZ)

119MHZ (±250kHZ)

119MHZ (±50kHZ)

时钟产生输出抖动

5MHZ AOUT

40MHZ AOUT

100MHZ AOUT

串口测时特性

TASU

(地址设置时间到WR信号激活)

TADHW

(地址持续时间到WR信号不激活)

TDSU

(数据设置时间到WR信号激活)

TDHD

（数据持续时间到WR信号激活）

TWRLOW

(WR信号为低的最少时间)

TWRHIGH(WR信号为高的最少时间)

TWR

(WR信号最小时段

TADV

(地址到数据有效时间)

TRDLOV

(RD低—输出有效)

TRDHOZ

(RD高—三端数据)

25℃

25℃

25℃

25℃

25℃

满

满

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

25℃

满

满

满

满

满

满

满

满

IV

V

IV

I

IV

VI

VI

I

IV

I

IV

IV

IV

IV

V

V

V I

V

V

V

V

V

10

3

500

±1 ±5

10 20

3.1

0.16

9 11

3

-10 ±1 +10

2

300

375

84

84

92

82

89

73

73

83

350

400

10

3

500

±1 ±5

10 20

3.1

0.16

9 11

3

-10 ±1 +10

2

300 350

300 400

4.0

84

84

92

82

89

23

12

7

23

12

7

8.0 7.5

0

3.0 1.6

0

2.5 1.8

7

10.5

15

15

10

15 15

5

15

10

SycClk Cycle

pF

kΩ

uA

mVp-p

V

V

dBm

ns

%

ns

MHZ

MHZ

Ps rms

dBc

dBc

dBc

dBc

dBc

dBc

dBc

dBc

Ps rms

Ps rms

Ps rms

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

4.0

76 76 dBc

V

V

V

IV

IV

IV

IV

IV

IV

IV

IV

IV

IV

8.0 7.5

0

3.0 1.6

0

2.5 1.8

7

10.5

15

5

满

共 35

IV TADHR(持续时间地址到RD信号不激活)

5 页第页

满

满

外文翻译 AD9852

并口测时特性

TPRE

（CS设置时间）

TSCLK

(串行数据时钟周期)

TDSU(串行数据设置时间)

TSCLK PWH(串行数据时钟高脉冲宽度)

TSCLK PWL(串行数据时钟低脉冲宽度)

TDHLD(串行数据持续时间)

T DV(数据有效时间)

CMOS逻辑输入

逻辑“1”电压

逻辑“0”电压

逻辑“1”电流

逻辑“0”电流

输入电容

满

满

满

满

满

满

满

25℃

25℃

25℃

25℃

25℃

IV

IV

IV

IV

IV

IV

V

I

I

IV

IV

V

2.2

0.8

±5

±5

3

3

30

100

30

40

40

0

30

2.2

0.8

30

100

30

40

40

0

30

ns

ns

ns

ns

ns

ns

ns

V

V

±12

uA

±12

uA

pF

管脚描述

管脚号

1-8

9,10,23,

24,25,73,

74,79,80

11,12,26，

27,28,72,

75,76,77,78

13,35,57,

58,63

14-19

（17）

（18）

（19）

20

21

管脚名

D7—D0

DVDD

DGND

NC

A5-A0

A2/IO

RESET

AI/SDO

A0/SDIO

I/O UD

CLK

用于数字电路提供电压的连接，通常接比AGND和DGND大3.3V的正电压。

用于数字电路地返回的连接，和AGND电势一样。

没有内部连接

为编程寄存器的六位并行地址输入。只用在并行编程模式中。当选择串口模式时，A0,A1和A2有第二功能。见下。

由于不合适的编程协议让串行通信总线重置。这种方式下重置串行通信总线不会影响原来的编程也不会唤醒如表四中所示的激活高即默认编程值。

非双向用于三线串行通信模式的串行数据输入/输出。

双向用于二线串行通信模式的串行数据输入/输出。

双向频率刷新信号。被选择在控制寄存器。如果选择作为输入，在上升沿将把编程寄存器中的内容转换到用于处理的IC内部工作中。UD被选择作输出，持续的八个系统时钟周期输出脉冲（低到高）表明内部刷新频率已产生。

功能

八位双向并行数据输入，只用在并行编程模式中。

对可编程寄存器写并行数据。与SCLK分享此脚。串行时钟信

数据在上升边沿被寄存。并行模式时为WRB/SCLK

号伴随着串行编程总线。 WRB.

第 6 页 共 35 页

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22

29

30

31,32,37,

38,44,50,

54,60,65

33,34,39,

40,41,45,

46,47,53,

59,62,66,

67

36

42

43

48

49

51

52

55

56

61

64

68

69

70

71

RDB/CSB

FSK/BPSK

HOLD

SHAPED

KEYING

AVDD

AGND

VOUT

VINP

VINN

IOUT1

IOUT1B

IOUT2

IOUT2B

DACBP

DAC RSET

对可编程寄存器读并行数据。与CSB分享此脚。芯片选择信号伴随着串行编程总线。激活时为低。串行模式时为RDB.

根据可编程寄存器选择的操作模式来制定的倍频脚。如果是FSK，逻辑低选择F1,逻辑高选择F2。如果是BPSK，逻辑低选择相位1，逻辑高选择相位2。如果是触发模式，逻辑高产生HOLD功能。造成频率累加器在当前地方终止。逻辑低可继续触发模式。

在控制寄存器作用时必须首先被选择。逻辑高造成I 和Q

DAC幅度输出为以所编程的率从零尺度到全尺度的锯齿上升。逻辑低造成输出为以所编程的率从零尺度到全尺度的锯齿下降。

模拟电路提供电压的连接。通常比AGND和DGNA大3.3V正电压。

模拟电路地返回的连接。与DGND电势一样。

内部高速比较器负输出脚。也可设计成标准CMOS电平时10dBm到5Ω阻抗。

正电压输入。内部高速比较器的非转换输入。

负电压输入。内部高速比较器的转换输入。

余弦DAC的非极性电流输出。

余弦DAC的极性电流输出

控制DAC的非极性电流输出。

余弦DAC的极性电流输出.

通常为I和Q DAC的电流连接。从这脚的0.01uF触发到AVDD引起谐波失真和细微地SFDR。允许不接（SFDR有细微衰减）

通常为I和Q DAC设置全尺度电流输出的连接。RSET

=39.9/IOUT.一般的RSET范围为8kΩ（5mA）到2kΩ（20mA）.

此脚提供外部参考时钟倍频器的PLL滤波器的零补偿网络连接。零补偿网络由1.3 Kω电阻串联上0.01uF电容组成。网络的其他部分两到最近的脚60AVDD.对于最适宜的相位噪音，参考时钟倍频数由控制寄存器1E设置的“通过的PLL” 设置。

参考时钟的微分使能端。高电平使微分时钟输入，参考时钟和参考时钟B使能。获得的最小的微分信号幅度为800mVp-p.微分信号的中心点或普通模式范围为1.6V到1.9V.

补偿的微分信号。单端时钟模式时用户应该把此脚绑高或低。信号电平同参考时钟。

单端参考时钟输入或两微分时钟信号之一。通常CMOS电平为3.3V或1Vp-p正弦波。

在串行编程模式（逻辑低）和并行编程模式（逻辑高）中选择。

为用户编程做准备而初始化串/并编程总线。由默认值设置可编程寄存器为如表五的“do-nothing”状态。高电平激活。对合适的功率增加操作有必要设置MASTER RESET。

第 7 页 共 35 页

PLL

FILTER

DIFF CLK

ENABLE

REFCLKB

REFCLK

S/P

SELECT

MASTER

1— RESET

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管脚配置

第 8 页 共 35 页

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图2—7描述了AD9852在频率从19.1MHZ到119.1MHZ时输出的宽带谐波失真，参考时钟=30MHZ，参考时钟的倍频系数=10。每幅图从0MHZ到150MHZ（奈奎斯特）取点。

第 9 页 共 35 页

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图8—11显示了当内部参考时钟倍频电路产生时，在递增噪音板时上的变化，递增的相位噪音以及离散的附加能量 。取点范围为宽（1MHZ）到窄（50Khz）。

把图9和11的噪音板与图12和13进行比较。图9和11改善的地方为更高的取样率。DAC高取样率时噪音质量有更宽的带宽，从而可以降低噪音板。

第 10 页 共 35 页

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图14描述了一用于强调固有的错误的调谐字，由于DDS相位切断和相位—幅度转换。图15本质上是同样的输出（一些调谐代码），但是它显示了更少的抖动输出。

图16和17显示了在20MHZ参考时钟操作下和参考倍频系数为10x vs下AD9852窄带输出。200MHZ参考时钟倍频通过。

第 11 页 共 35 页

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第 12 页 共 35 页

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第 13 页 共 35 页

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(上接第一页)

对于灵活的时钟发生器应用，通过内部比较器可以把余弦（在外部被滤波）输出转换成方波。这种设备提供两个14-位的相位寄存器和一个用于BPSK操作的芯脚。至于更高规则的BPSK操作，用户可以使用I/O接口实现相位的改变。12-位余弦DAC加上改进型DDS构造可产生优质的宽带和窄带的SFDR输出。配合上比较器，12-位的控制DAC在高速时钟发生器应用方式下可方便的控制占空比。12-位数字乘法器支持可编程AM、开关键控法和精确的余弦DAC幅度控制。在功能上能方便提供宽带宽频率扫描功能的触发当然也包括在内。AD9852可编程的4-20倍参考时钟倍频器电路产生300MHz系统时钟，这种时钟在内部来自外部参考时钟产生的更低时钟。

这样使用户在实现300MHz系统时钟信号源这个问题上可节约花费得以解决。直接的300MHz时钟也适应单通道和不同的输入情况。可支持单脚的一般的FSK和改进型带斜坡的FSK频谱质量。AD9852使用高级的0.35微型CMOS技术来提供一3.3V高电平功能。

AD9852可采用80线的节约空间的LQFP表面插座封装和80线的耐热型的LQFP封装。AD9852与单调谐的合成器AD9854是脚对脚兼容的。工业上可应用的较广的具体是-40℃到+85℃。

简述：

AD9852数字合成器是一款应用很广的灵活性很强的设备。它由由48位相位累加器，可编程参考时钟倍频器，反转同步时钟，数字倍频器，2个12位/300MHzDAC，高速模拟比较器和接口逻辑组成的NCO组成。这种高集成度设备可以构造作为合成本振，灵活的时钟发生器以及FSK/BPSK调制器。在模拟设备的指导“数字信号合成器的技术指导”中可以找到它的功能模块的理论操作和通过DDS设备产生的信号流的技术描述。这种指导在CD-ROM中是适合的，对于信息的获取也是很有帮助的。可在模拟数字DDS网站/dds找到，也可为实现各种数字合成提供基本的应用信息。DDS背景主旨不在此指导中。AD9852的功能和特点在此将会分别讨论。

AD9852操作模式描述：

第 14 页 共 35 页

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AD9852可编程操作模式由五种。通过对控制寄存器中三位置数可选择某种模式，如表一。

在每种模式中，实现某种功能可能是不允许的，表二列出了每种模式的重要功能及其实用性。

单音调谐（模式000）

这是控制重置插入时的默认模式，也可能通过用户对控制寄存器编程来实现。与用于产生输出频率的相位累加器一起出现的是由频率调谐字寄存器产生的一个48-位数值。这个值的默认值为0。其他可应用寄存器的默认值将可进一步定义单音调谐输出信号质量。

控制重置的默认值设定输出信号为0Hz，0相位。对两个DAC进行清零和加数将产生相当于中规模电流的直流值。这就是零幅度的默认模式。对于输出幅度的控制可参阅数字倍频部分。用户对28个寄存器中某些或全部编程可设置输出信号。

图31画出了从默认情况（0Hz）到用户设定的输出频率（F1）的转换过程。

和所有模拟设备DDS一样，频率调谐字值由以下公式确定：

FTW=（输出频率*2）/系统时钟

其中，N由相位累加器决定（48位），频率单位为Hz，FTW为频率调谐字，是十进制数。计数时先为整数然后转换成二进制形式（由一系列0和1组成的48位二进制数）。DAC输出的基础正弦波频率范围为直流到系统时钟的一半。

第 15 页 共 35 页

N

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频率变化是相位连续的，意味着新频率的第一个Sample相位值是以前一频率的最后一个Sample相位值为参考的。

14位相位寄存器可调整DAC余弦输出相位。

单音调谐相位寄存器允许用户控制以下信号特点：

☉48位精度的频率

☉12位精度的幅度

——固定的用户定义的幅度控制

——多样的可编程的幅度控制

——自动的可编程的单脚控制的开关键控法

☉14位精度相位

而且，通过8位并行可编程接口以100MHz并行速率或10MHz串行速率可对以上所有特点进行修改或调制。在单音调谐模式中综合这些特点可以产生FM,AM,PM,FSK,ASK.

不带斜坡的FSK（模式001）

在这种模式下，输出频率值被装载在频率调谐字寄存器1和2中以及29芯脚的逻辑电平中（FSK/BPSK/HOLD），29芯脚为低时选择F1（频率调谐字1，16进制的并行地址4-9）；为高时选择F2（频率调谐字2，16进制的并行地址A-F）。频率变化为相位连续的，而且同29芯脚上FSK数据保持一致。但是，FSK数据信号和DAC输出之间由可确定的传输延时（请参阅说明清单中的传输延时）。

不带斜坡的FSK模式，如图32，是传统FSK,RTTY(无线电报)或TTY（电报）数据发射中的代表。FSK是数字传输中非常可靠的方式。但是，在RF频谱带宽使用中是无效的。图33中带斜坡的FSK是一种保护带宽的方法。

带斜坡的FSK（模式010）

FSK方式中，从F1到F2的变化不是瞬时的，但是却可以通过频率扫描和斜坡方式获得。“斜坡”这个符号表明扫描是线性的。而线性扫描或频率斜坡容易且自动获得这是许第 16 页 共 35 页

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多可能性中唯一一种可能。其他频率转换规则可能通过在分段方式中改变斜坡率和斜坡大小。

频率斜坡化，不管是线性还是非线性的，必然会在原来的F1和F2频率上加上许多介于它们之间的频率。图33和34 会除了线性的带斜坡FSK信号相对时间的频率特点。

注意：在带斜坡在带斜坡FSK模式中，△f（DFW）编程为绝对值。另外，要第 17 页 共 35 页

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求低频放F1放在频率调谐字1中。

带斜坡FSK目的就是通过用用户定义的近似频率变化来代替顺势频率变化来获得比传统FSK更好得带宽存储。在F1和F2之间的时间与花在每一中频所用时间相等或更少。用户可以控制F1和F2之间的时间，中频数量及其暂停时间。与不带斜坡的FSK不同的是，带斜坡的FSK需要把低频放在F1寄存器中，而把高频放在F2寄存器中。

关于中频梯度和每一梯度所用时间，用户必须对某些寄存器编程来指导DDS完成。而且，在控制寄存器中的CLR ACC1位应该设为优先级操作低-高-低，以确保频率累加器从“全0”状态开始工作。对于分段的非线性情况，当在处理频率转换以实现需求响应时对寄存器编程是必要。

并行寄存器地址1A-1C（16进制）组成了20位“斜坡时钟寄存器“，这是逐减寄存器，当计数器为0时输出单脉冲。FSK输入脚29脚变为低电平时，此计数器被激活。此计数器在最高时钟频率下工作。每个输出相位之间的时间间隔为

（N+1）*系统时钟

其中，N是由用户定义的斜坡率值。N允许范围为1到（220-1）。如图35中的计数器给48位频率计数器提供时钟。时钟的斜坡率决定介于F1和F2之间频率时间数。当频率到达终点时，计数器会自动停止计数，29脚FSK输入为高或低的持续时间决定F1和F2之间的时间。

并行寄存器地址10-15（16进制）构成了48位的两个增补的“△F字”寄存器。接收到带斜坡计数器的一个时钟脉冲，48位字就累加一次。累加器变化一次F1或F2字就增加或减少一次，然后就放在48位相位累加器中来设置正弦或余弦的数字相位坡度。

此情况下，根据29芯脚的逻辑状态使输出频率为高或低。20位带斜坡时钟功能就是产生此斜坡率。一旦到达终点频率，斜率时钟就停止，频率累加器就停止工作。

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总而言之，△F字与F1和F2调谐字相比是一个非常小的值。例如，如果F1和F2为1K~13MHz，那么△F字可能就只有25Hz了。

图37花除了不稳定的抖动造成了斜坡立即翻转同时意同样的速率回到初始频率。

控制寄存器包括地址为1F（16进制）的并行寄存器中的三角形形状的位。在方式010下，设置这位为高将会使频率在F1和F2之间向上或向下变化，而不会向图36中那样触发29脚。事实上，一旦，三角形形状位为高则29脚逻辑状态就无效。使用斜率时钟时段和△F字梯度是为实现从F1到F2线性上升然后又以同样时间回到F1的时间内进行连续扫描。这种功能下，可以实现从直流到奈奎斯波之间任何两种频率间自动扫描。

带斜波的FSK模式中，三角形形状位为高，一旦它如图38中一样到达上升边缘，根据29脚的逻辑电平就从F1或F2开始自动扫描。如果数据位为高而不是低时，F2而不是F1被选第 19 页 共 35 页

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择作为开始频率。

当从F1到F2的斜坡化时或者在整个过程时，斜坡FSK将对48位△F字和/或20位斜率计数器的变化反应很灵活。为了产生非线性频率变化，有必要合并分段方式下不同斜率的线性斜坡。通过编程和某种斜率下采用线性斜率，改变梯度（通过改变斜率时钟或△F字 或两者一起改变）来实现该功能。经常需要在终点频率到达之前改变梯度来对所需的非线性频率扫描。使用32位内部更新时钟来精确定位这种分段方式。（参阅数据签中更新时钟的详细描述）

非线性斜坡FSK有触发功能，如图39中描述。斜坡FSK和触发功能的主要不同在于前者频率在F1和F2之间，而后者没有F2限制。

斜坡FSK方式中，对其余两控制位控制，可以有更多选择。CLR ACC1（寄存器地址为1F）设高时，重触发系统时钟一脉冲来时48位频率累加器清零。如果CLR ACC1位为高，单脉冲将会传递到每一更新时钟的上升边沿。其结果是打断当前斜坡，是频率重新回到起始点F1或F2，然后以原来的速率继续上升（或下降）。当到达静态的终点频率F1或F2时，这种情况将会发生。

下一步，CLR ACC2控制位（寄存器地址为1F）可以清除频率累加器（ACC1）和相位累加器（ACC2）。当这位为高时，相位累加器将从DDS输出0Hz。只要这位为高，频率和相位累加器就被清零，即输出0Hz。CLR ACC2设为逻辑高时DDS才能回到原来的操作。

触发（模式011）

这种模式通常称为脉冲 FM。大多数触发系统使用线性FM扫描模式，但是AD9852也支持非线性模式。在雷达应用中，触发或脉冲FM允许使用者用低能源来实现和单频率雷达系统一样的功能。图39展示了低分辨率非线性触发方式来演示通过改变时间斜率（斜坡率）和频率坡度（ △F字）产生的不同坡度。

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AD9852允许内部产生线性和外部编程来产生非线性脉冲或连续FM，但必须在频率范围，延迟时间频率分辨率和扫描范围中。这些都是可编程的。FM触发部分如图40。

基本FM触发编程步骤：

1. 把开始频率编程写入FTW1中（并行寄存器地址16进制的4-9）

2. 把频率斜坡率写入两个增补的48位△F字中（并行寄存器地址为16进制的10-15）

3. 把每一频率的斜率变化写入20位斜坡时钟中（并行寄存器地址为16进制的1A-1C）.

4. 编完程后，20脚的当前I/O脉冲会执行编程命令。

对△F字编程是为了定义触发FM的移动方向。如果48位△F字为负（MSB为高），则FTW1将会朝负方向变化。如果48位字为正（MSB为低），则FTW1将会朝正方向变化。

值得提出的是，FTW1为触发FM的开始点。而没有限制要回到FTW1。一旦触发FM开始了，那么（在编程控制下）它就可以在奈奎斯特带宽（从dc到系统时钟的一半）下自由移动。立即回到FTW1是很容易实现的，其操作过程见以后几张图。

两控制位在触发FM模式中是有用的，它们将使开始频率回到FTW1或0Hz。首先，CLR ACC1为高，48位频率累加器（ACC1）输出清零，同时又触发系统时钟的一个单脉冲。48位△F字输出到累加器是部首CLR ACC1位影响的。如果CLR ACC1保持为高，在当前时钟第 21 页 共 35 页

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的上升边沿，单脉冲将会传递到频率累加器（ACC1）中。结果就是打断当前触发，是频率重新回到FTW1，已编程所设置的斜率和方向精确地继续触发。图41描绘了在触发模式下，频率累加器的清零输出过程。图中所示的I/O当前时钟要么是由用户提供的，要么是由系统内部产生的。对于当前I/O的讨论在数据单中也显示出来了。

然后，CLR ACC2控制位（寄存器地址1F）可以清除频率累加器（ACC1）和相位累加器（ACC2）。当设为高时，相位累加器输出将从DDS回到0Hz。只要这位为高，频率和相位累加器就要被清零，回到0Hz。要回到原来的DDS操作，CLR ACC2必须设为逻辑低。在脉冲FM的产生中，这位是有用的。

图42画出了CLR ACC2位对DDS输出频率的影响。注意，在CLR ACC2位为高时，对寄存器重新编程可装载新的FTW1频率和斜坡。

只有在触发模式中，29脚有保持功能。这功能将阻止时钟信号到达斜坡率计数器，同时中断频率脉冲到达频率累加器ACC1中。结果就是在HOLD置高之前，频率刚刚存在就停止。当HOLD回到低时，时钟和触发继续。在保持情况下，用户可能改变可编程计数器，但是斜率计数器必须在新的斜率装载之前，以原来的斜率进行操作，直到为零。图43阐述了在DDS输出频率中，保持功能的效果。

32位的I/O自动更新计数器可用来帮助复杂触发或斜坡FSK系列。既然这个内部第 22 页 共 35 页

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计数器和AD9852系统时钟同步，那么编程可使时钟精确变化。此方式下，在I/O自动更新时钟产生之前，只要求对所要求寄存器重编程。

在触发模式中，终极频率并不是直接明了的。如果用户不能控制触发，那么DDS将自动定义频率范围在DC和耐奎斯特频率之间。触发继续直到能源耗尽，除非用户终止操作。

当触发到达终极频率时，可能会有以下结果：

1． 使用HOLD脚在终极频率处终止或，通过对频率累加器（ACC1）中的△F字装载全零来实现。

2． 使用HOLD脚功能来阻止触发，然后使用数字倍频器和30脚开关键控或通过对寄存器控制编程来使输出幅度下降。

3． 使用CLR ACC2位来立即终止发射。

4． 通过方向反转和以线性或用户指定方式回到原来终点频率或其他终点频率。如果这涉及到频率下降，那么必须对寄存器10-15（16进值）装载一负的48位△

F频率字（MSB设置为1）。只要减少△F频率字的频率坡度就应该把MSB设置为高。

5． 以锯齿方式回到开始频率的方式来触发和重复原来的触发步骤。这里使用了CLR ACC1控制位。使用32位更新时钟来确保CLR ACC1以精确的时间间隔工作，可重复设置触发。调整时间间隔或改变△F频率字可改变触发范围。用户有必要平衡触发持续时间和频率分辨率来达到合适的频率范围。

BPSK（模式100）

二进制双相位或双极性相位开关键控法是在两个提前编好程的14位输出相位偏置之间快速选择的一种方法，两14位相位偏置将影响AD9852的I和Q输出。BPSK脚第 23 页 共 35 页

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-29脚的逻辑状态控制相位调节寄存器1和2的选择。为低时，29脚选择相位寄存器1；为高时，选择相位寄存器2。图44画出了输出载波的四个周期相位变化。

BPSK基本编程步骤：

1． 把载波频率放在频率调谐字1中。

2． 在相位调节寄存器1和2中对14位相位字适当编程。

3． 给29脚外加BPSK信号源。

4． 准备好状态下，激活I/O更新时钟。

注意：如果需要更高级的PSK调制，则用户应该在串行或高速并行可编程总线上选择单音调谐模式和对相位调节寄存器1编程。

AD9852用法

内外部更新时钟

这种功能由20脚双向I/O脚和可编程32位递减计数器组成。为了对从I/O缓冲寄存器到激活DDS芯片这一过程进行编程，必须在外部对20脚输入一时钟脉冲或在内部由32位更新时钟产生时钟脉冲。

当用户提供外部当前时钟时，它与系统当前时钟是同步的，来阻碍用于设置数据或停止时间的可编程寄存器的部分转换。这种模式使得用户在当前编程信息有效时能够完全控制。当前时钟默认方式位内部产生（更新时钟控制寄存器位为高）。为了选择外部当前时钟模式，更新时钟控制寄存器位必须设为逻辑低。内部更新时钟模式在用户定义时间段内产生自动的定期的更新脉冲。

通过对32位更新时钟寄存器（地址16-19）编程和把更新时钟控制寄存器（地址1F）位设为逻辑高，可以产生内部更新时钟。当前时钟递减计数功能是以系统时钟（最高150MHz）的一半速率进行，而且从32位二进制值开始递减的。当减到零时，自动DDS 输出或功能就更新I/O。20脚内部或外部更新时钟允许用户实现当前时钟率和当前信息编程的同步。当前两时钟脉冲间时间间隔为：

(N+1)*系统时钟周期的两倍

其中，N 为用户设置的32位值。N的允许范围为1到（2-1）。20脚上内部系统产生的当前脉冲有持续8个系统时钟常的高电平。

给当前时钟寄存器编一个小于五的值将造成脚I/O UD恒为高。当前时钟仍然工作，但用户不能使用这信号作为数据转换的指示。这是当I/O UD为输出时最小的高脉冲时间的第 24 页 共 35 页

32

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效果。

键控法

此特点允许用户来控制幅度 Vs，余弦DAC输出信号的时间包络。此功能被用在数字信号的“脉冲转换”来减少少而唐突数据的翻转频谱。用户必须首先通过设置在控制寄存器中的OSK EN位（控制寄存器地址20）为逻辑高来使能数字倍频器。

否则，如果OSK EN位设为低，用于幅度控制的数字倍频器通过以及余弦DAC输出设为全尺度幅度。除了设置OSK EN之外，第二控制位OSK INT（也在地址20）必须为逻辑高。逻辑高选择锯齿上升或锯齿下降输出的内部线性控制功能。OSK INT位为逻辑低选择对用户可编程的12位寄存器来控制的数字倍频器，允许用户动态形成幅度转换功能。此12位寄存器标为“OUTPUT Shape Key”,为如表四所示的地址21。最大幅度输出是RSET

resistor 和当osk int使能时，不执行。

从零尺度到全尺度的转换时间必须由编程控制。转换时间由两固定量和一变量决定。变量为所编的8位RAM RATE COUNTER。这是一系统时钟率（300MHZ0为计时时钟和只要寄存器到零就产生一脉冲的递减计数器。此脉冲传到一12位递加计数器。12位计数器输出被连到12位数字倍频器。当数字倍频器输入为全零值时，输入信号倍数为零，产生零尺度。当倍频器为全1时，输入信号倍频数为4096/4095，几乎产生全尺度。保留的4094值将根据其二进制值产生幅度输出。

转换时间的两固定数为系统时钟周期（驱动计数器的斜率）和幅度阶梯数（4096）。例如，假设AD9852的系统时钟是100MHZ，（10ns），那么将花两系统时钟周期的时间（一上升沿装载计数递减值，另一沿使计数值从三减少到二）。如果计数值少于三，计数器的斜率将延迟而且产生一稳定的比例值给数字倍频器。这延迟情况可能便于用户使用。8位输出脉冲之间的时间周期的递减值的关系为：

（N+1）*系统时钟周期

这里N为8位递减值。将花4096个脉冲改善12位递加计数器使之从零尺度到全零尺第 25 页 共 35 页

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度变化。因此，对100MHZ系统时钟来说，最小键控上升时间为4096*4*10ns=164us.最大键控上升时间时间为4096*256*10ns=10.5ms.

最后，改变30脚的逻辑状态，当OSK INT为高，“键控”将自动执行输出包络线功能。30脚为逻辑高造成输出为线性上升到全尺度幅度和持续到逻辑电平改为低，为低将造成输出下降到零尺度。

余弦DAC

DDS的余弦输出驱动余弦DAC（最大300MSPS）。其最大输出幅度由56脚的DAC RSET

阻抗设置。这是一个最大全尺度输出为20mA的电流输出DAC.但是，微小的10mA输出电流提供最佳的动态范围（SFDR）. RSET

=39.93/OUT,这里IOUT

在amps中。 DAC输出规定限制最大电压由-0.5V到+1.0V形成。在此范围外的驱动电压将造成过度的DAC失真，而且可能造成永久的损坏。用户必须选择合适的负载阻抗来限制输出电压抖动到限制外。两DAC输出应该为最好的SFDR而终止，尤其在更高输出频率时，谐波失真错误更突出。

余弦DAC领先于反转的SIN(x)/X滤波器（a.k.a反转正弦滤波器）,这滤波器用来预补偿DAC输出幅度变量来从dc到奈奎斯特的响应中获得平的幅度。不需要时设置DAC

PD位为高（控制寄存器的地址1D），使ADC减少。余弦DAC分别被指定作为48角和49脚IOUT1和IOUT1B。DAC输出控制分别被指定为52角和51脚IOUT2和IOUT2B.

控制控制DAC

DAC控制输出能对外部电路提供直流控制电平，产生交流信号或者控制主板比较器的占空比。设置DAC控制输入来接收用户提供的两增补数据。数据以高达100NHz速率通过串行或并行接口到达12位DAC控制进寄存器。（地址为26或27）。DAC由高达300MSPS的系统时钟提供时钟，而且具有和余弦DAC一样的最大输出电流容量。AD9852的单一Rset

寄存器为两 DAC输出全尺规模电流。当不需要时设置Control DAC

Power-DOWN位为高（地址为1D）可对DAC控制为了保存能源而单独降低能源。DAC控第 26 页 共 35 页

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制被定义为IOUT2和IOUT2B(各自为脚52和51)。

反转同步功能

为SIN(x)/x信号而输入到余弦DAC的过滤器预补偿输入数据永久的在DAC输出谱中。这将允许宽带宽信号（如QPSK）从DAC输出而不需要合适的幅度变量作为频率。反转同步功能可能主要为了减少能量消耗，尤其是在较高时钟率时。

反转同步由默认产生，由如表四中控制寄存器20 “Bypass Inv SINC”位为高时通过。

参考时钟倍频器

这是一个可编程基于PLL参考时钟倍频器，允许用户选择倍数为4到20内的整数。允许用户输入和15MHz一样小的参考时钟来产生300MHz的内部系统时钟。控制寄存器的五位可按表二设置倍数值。

参考时钟倍频器能够让外部时钟源流过对AD9852直接时钟化。AD9852系统时钟要么是参考时钟倍频器输出（如果能产生），要么是参考时钟输入。分别设置64脚DIFF CLK

ENABLE为高或低参考时钟可能是单脚或不同的输入。

PLL 范围位

PLL范围位选择参考时钟倍频器PLL的频率范围。为了能在200MHz到300MHz范围内操作（内部系统时钟率），PLL范围位应该设置为逻辑1。为了能在200MHz以下操作，PLL范围位设置为逻辑0。PLL范围位调整PLL 循环参数来优化相位噪声在每一范围内。

61脚，PLL FILTER

这脚给PLL循环滤波器提供外部0补偿网络连接。零补偿网络由1.3KΩ电阻和0.01UF电容串联组成。该网络的其他部分应该尽可能密的连到60脚AVDD。为了优化噪音，通过在控制寄存器地址地址1E中设置“Bypass PLL”位来阻碍时钟倍频器工作。

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不同的参考时钟时能端

这脚设为高使不同时钟输入，参考时钟（69脚）和参考时钟B（68脚）使能。要求的最小不同信号幅度为800mVp-p。不同信号一般模式范围中点位1.6V到1.9V.

当64脚（不同时钟使能位）被绑为低时，参考时钟（69脚）是唯一的激活时钟输入脚。这涉及到单端模式。这种模式下，68脚（参考时钟B）应该绑为低或高，而不是浮动的。

高速比较器——优化高速度，〉300MHz触发率，低抖动的敏感滞后输入和一最小1 Vp-p输出电平装载到50Ω或CMOS逻辑电平高阻抗负载中。比较器用在“时钟发生器”中来为由由DDS产生的过滤过的正弦波。

Power-Down——为了通过可编程寄存器减少能源消耗而仍然保持要求步骤的功能，可能应该对一些个别步骤减少能源。这些步骤在寄存器排列表中可识别，地址为1D。通过设置具体位为逻辑高，可获得Power-Down.逻辑低表明步骤被power-up.

进一步而且可能最重要的是，反转同步过滤器和数字倍频器步骤通过对控制寄存器（地址20）编程能被阻止减少重要能量。逻辑高将造成步骤阻隔。特别重要的是反转同步过滤器作为步骤消耗的能量为一重要数字。

当在地址为20的控制寄存器所有PD 位为逻辑高时，完全的能量降低发生了。这是能量消耗降到大约为10mW (3mA).

AD9852编程

AD9852寄存器排列如表四，包括对芯片编程实现所需功能的信息。虽然实现许多应用只需编少量程来配置AD9852，但有些应用需要使用12位地址寄存器库。AD9852支持八位并行I/O操作或者SPI兼容串口操作。所有地址寄存器在在I/O操作模式下可以被写和读。

S/P SELECT，70脚，用来设置I/O模式。使用I/O并行模式的系统必须把脚S/P SELECT连到VDD上。在并口模式下操作的系统必须把脚S/P SELECT连到GND上。

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不考虑模式，I/O端口数据被写到不会影响端口操作的缓冲器中，直到缓冲器中的内容被转换到寄存器库中。信息转换和系统时钟同步，以以下一两种方法操作：

1． 内部以用户编程设置的速率来控制或

2． 外部由用户控制。I/O操作在没有参考时钟时可发生，但是若没有参考时钟则数据

不能从缓冲器中移到寄存器库中。详见当前时钟操作文档部分。

Master RESET—高电平激活，对于最小10个系统时钟周期必须设为高。这将造成初始化通信总线和装载默认值如表四所示。

Parallel I/O Operation

随着脚S/P SELECT设为高，并口模式激活。I/O端口兼容DSPS工业标准和微处理器。六地址位，把双向数据位和分开的写/读控制输入组成I/O端口脚。

在100MHz当读仅仅为了编译时，不能担保一定能读。

并行I/O操作定时编程如图48和49所示。

串行端口I/O操作

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当S/P SELECT脚恒为低时，串口I/O模式被激活。AD9852串口是对许多工业上标准的微处理器和微控制器允许的接口，它是灵活的同步串行通信端口。串行I/O兼容同步转换形式，包括Motorola 6905/11 SPI和Intel 8051 SSR协议。接口允许对所有配置AD9852的和能被配置作为单脚I/O(SDIO)或为in/out(SDIO/SDO)的两单向脚提供12位寄存器读/写地址。大多数高于10MHz的重要位（MSB）第一形式或最不重要位（LSB）第一形式都支第 30 页 共 35 页

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持数据转换器。

当配置为串口I/O操作时，来自AD9852并行端口的大多数脚被激活；一些用于串行I/O。表五描绘了串行I/O需要的芯脚。

注意：当串行I/O操作模式时，最好在整个串行通信周期中使用外部当前时钟模式来避免当前时钟。那样由于并行数据转换将造成错误编程。为退出当前内部默认模式Power up，在开始参考时钟信号之前，为了外部当前时钟操作对设备编程。开始参考时钟将造成信息转换到寄存器库中，使设备工作在外部当前模式。

串行接口的总操作

对AD9852的串行通信周期有两相位。相位1时指令周期，在第一个八个系统周期上升沿，把一指令字写入AD9852。这指令字为AD9852串口提供关于数据转换周期的信息控制，信息转换周期是通信周期的相位2。相位1指令字定义快来的数据转换是读还是写，以及寄存器地址被写入。

每一通信周期的第一个八个系统周期上升沿用于把指令字写入AD9852。剩下的系统时钟边沿用于通信周期的相位2。在通信周期的相位2中转换的数据字节时寄存器地址的功能。AD9852内部串行I/O控制器期待这被转换寄存器的每一字节。表六描绘了多少字节被转换。

任何通信周期完成时，AD9852 串口控制器期望下一个第八个系统时钟上升边沿到来时下一个通信周期指令字节到来。而且I/O RESET脚输入为高时立即终止当前通信周期。I/O

RESET 回到低时，AD9852串口通信控制器要求下一个第八个系统时钟上升边沿为下一通信周期的指令字节。

AD9852所有输入数据在系统时钟上升边沿被寄存，在下降边沿数据被驱逐出。

图50和51对AD9852串口操作有作用。

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R/W—指令字节第七位按照指令字节决定数据寄存器为读或写。逻辑高为读，低为写。

指令字节的4，5，6脚是任意位（不需考虑）。

A3,A2,A1,A0—指令字节的0，1，2，3脚决定在通信周期内数据转换端口哪个寄存器被接入。具体的寄存器地址见表六。

串行接口端口脚操作

SCLK

串行时钟（脚22）。串行时钟脚用于使数据从AD9852同步输出或输入以及使内部系统状态运行。系统最高时钟为10MHz.

CS

芯片使能脚（脚22）。输入低允许多个设备同时串行通信。为高时将使SDO和SDIO脚为高阻抗状态。在通信周期内恒为高直到CS重新为低。芯片使能脚绑为低将维持系统时钟的控制。

SDIO

串行数据I/O（脚19）。数据经常从这脚些写入AD9852。但是，这脚也可用作双向数据线。此脚的配置有地址为20h的寄存器位控制。默认为逻辑零，使SDIO脚配置为双向线。

SDO

串行数据输出（脚18）。数据读入协议脚，转换和接收数据用不同的线。AD9852位单端双向I/O模式时，此脚不能输出数据且被设为高阻态。

I/O RESET

同步I/O端口（脚17）。使I/O端口状态同步化而不影响地址寄存器的内容。I/O RESET脚输入为高造成当前通信周期终止。I/O RESET回到低（逻辑0）时，随着指令字节开始另外的通信周期。

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串行端口操作注意事项

AD9852串口配置位为寄存器地址20h的第0和1位。特别值得注意的是，配置改变将使有效I/O更新。对于倍乘器，在通信周期中间可写寄存器。在当前通信周期的剩余阶段注意新配置的补偿。

系统必须与AD9852保持同步或内部控制逻辑不能进一步识别指令。例如，如果系统发送指令来对2字节的寄存器进行写，那么系统时钟脚为3字节的寄存器提供脉冲（24额外的上升边沿），同步通信丢失。这种情况下，第一个16个系统时钟上升边沿被打断作为下一指令字节，而不是原来通信周期的终止字节。

在同步通信丢失情况下，系统和AD9852之间，I/O RESET脚提供一方法重新建立同步不重初始化整个芯片。I/O RESET脚激为高使AD9852串口状态重置，终止当前I/O操作以及使设备进入这样一种状态：在下一个第八个系统时钟上升沿被认为是指令字节。同步I/O脚在下一写指令字节前必须为低。在整个通信周期内已被写给 AD9852寄存器的任何信息在同步损耗之前将保留完整。

MSB/LSB TRANSFERS

AD9852串口能支持最重要位（MSB）和最不重要位(LSB)数据模式。此功能由串行数据库20h的位1控制。档次位设为高时，AD9852串口为LSB模式。此位默认为低，MSB模式。功能字节必须写入由串行寄存器库20h的位1指示的模式。这就是AD9852在LSB模式，功能字节必须从LSB写到MSB中。

控制寄存器描述

控制寄存器放于表四的地址为十六进制20的1D中的 shaded portion内。它由32位组成。位31位于暗褐色表的左上部位，而位0位于右下部位。寄存器被细分以便更易于放置与具体控制目录有关的文本。

CR[31:29]为开放的。

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CR[28]是比较器的能量减少位。当设为逻辑1时，信号指示比较器为能量减少模式。此位时数字部分输出和模拟部分输入。

CR[27]必须经常被写为逻辑0。此位写为逻辑1将造成AD9852停止工作直到获得重置。

CR[26]为控制DAC能量减少位。设为逻辑1时，信号指示控制ADC为能量减少模式。

CR[25]为完全DAC能量减少位。设为逻辑1，信号指示余弦和控制DAC为能量减少模式。

CR[24]为数字能量减少位。设为逻辑1时，信号指示数字部分为能量减少模式。数字部分时，时钟迫使为有效减少的交流数字部分。PLL仍然接收参考时钟信号，继续输出较高频率。

CR[23]为保留位，写为零。

CR[22]为PLL范围位。PLL范围位控制VCO获得。PLL范围位的能量增加状态位逻辑1，PLL通过。

CR[21]为PLL通过位，激活为高。激活时，PLL能量减少，而且参考时钟输入被用于驱动系统时钟信号。PLL通过位的能量增加状态为逻辑1，PLL通过。

CR[20:16]为PLL倍乘数。当通过PLL位被设时，这些位是参考时钟倍乘数。PLL倍乘数有效范围为4到20。

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外文翻译 AD9852

CR[15]是累加一的清零位。此位有one_shot类型功能。当写入激活即逻辑一时，累加器清零信号被发送到DDS逻辑位，使累加器重置为零。然后此位自动重置，但是缓冲存储器不重置。此位允许用户很容易的创建一锯齿频率的扫频模式，而且允许最小限度用户干预。此为只是为尖峰模式准备的，但是其功能仍然可以在其他模式时保留。

CR[14]为累加器清零位。此位激活时使累加器一和累加器二的值为零，只要此位激活。这样允许DDS相位通过I/O端口初始化。

CR[13]为三角位。当此位设置时，AD9852将自动地对频率F1到F2来回扫描。其效果是三角式扫频。当此位置一时，操作模式必须设为FSK.

CR[12]不需考虑。

CR[11:9]此三位为描述AD9852五种操作模式位。

0h=单音模式

1h=FSK模式

2h=带斜坡FSK模式

3h=尖峰模式

4h=BPSK模式

CR[8]为内部刷新激活位。此位设为1时，I/OUD脚为输出，而且AD9852产生I/O UD信号。为逻辑0时，外部I/O UD功能上被执行，I/PO UD脚配置为输入。

CR[7]保留，写位零。

CR[6]sinc滤波器通过翻转位。设置时，来自DDS时钟的数据直接作为键控输出的逻辑而且到sinc滤波器转换的时钟被停止。默认置为零，滤波器使能。

CR[5]为键控使能端。设为一时，锯齿功能输出使能，而且和CR[4]位一起作用。

CR[4]为内/外输出键空位。当设为逻辑一时，键控因数为内部产生， 并且用于余弦DAC路。当清零（默认状态）时，键控输出有用户外部输出，并且键控因数即为键控因数寄存器值。键控因数的这两个寄存器也默认为低，递加输出关闭，直到设备由用户编程。

CR[3:2]保留，写为零。

CR[1]为串口MSB/LSB第一位，默认为低，MSB第一位。

CR[0]为串口SDO激活位，默认为低，不激活。

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本文标签： 时钟频率输出寄存器控制