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Unit 0 Introduction & Overview
Goal:目标
Use IC Compiler to efficiently perform nonhierarchical chip-level design planning, placement, clock tree synthesis and routing on designs with moderate timing and congestion challenges
Target Audience:面向人群
ASIC, back-end or layout designers who will be using IC Compiler for physical design
Prerequisite Knowledge: 需要的前置知识
■A Unix text editor, for example: emacs, vi, pine
■ Basic physical design, layout or standard cell
Place&Route concepts and terms, including:
• Standard cells and libraries
• Floorplanning, placement and routing fundamentals
• Clock skew
• Causes and effects of congestion, setup and hold timing
Curriculum Flow:
有用的链接：training.synopsys
solvnet.synopsys/training
ICC Flow:
ICC GUI:
自行完成Lab 0A，熟悉ICC的使用方法以及简单命令，Lab 0B是选做，会介绍拓展用法。
Unit 1 Data Setup
学完这个单元以后你应该学会：
■ Perform data setup to create an initial design cell which is ready for design planning:
• Load necessary synthesis data: logical libraries,
constraints, netlist
加载必要的综合文件
• Load necessary physical design data: physical
libraries, technology file, RC parasitic model files
加载必要的物理文件
• Create a Milkyway design library and initial design cell
创建新的mw设计库和新的设计单元
• Apply timing and optimization controls
• Perform checks on libraries, RC parasitic models, constraints and timing
■ Execute a basic flow which includes loading a
floorplan and performing placement, CTS and
routing
实现基本的操作流程，包括加载floorplan并完成布局、CTS以及布线
注意：教程当中包含很多的脚本和流程图，但是不代表它们是标准/通用/推荐的流程，只是用来更好地展示材料。实际应用场合下要根据需要制定脚本和命令的使用顺序。
并且也不存在所谓的“万能脚本“。
电路的物理实现，在逻辑层面需要读入前端处理完成的.db,.sdc,.v文件；物理库层面需要.mw,.tf,TLU文件，这些文件不会被直接读入ICC的内存，而是会作为配置文件储存在design library中。
[.db文件]：
也被成为logical library，为基本单元或者hard macro提供时序和功能信息，同时定义最大扇出电容等design rule，通常与DC中使用的库是相同的，会用target_library/link_library来设置该文件。
注意：.db文件由制造厂商提供
[.sdc，.v文件]：
在前端变成与综合的过程中得到。
[.mw]：
此格式的physical reference library，包含标准单元、maro、pad cell的物理信息，如下图：
以及包含这些单元在布局时所需要的信息，例如宽度、需要的最小间隔，对绕线的要求等，如下
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