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2023年12月30日发(作者：)

《FPGA设计与应用》熟悉开发板和VIVADO软件实验

一、 实验目的和要求

1． 熟悉 VIVADO 的开发环境；

2． 认识 EGO1 开发板；

3． 掌握在 VIVADO 环境下运用 Verilog HDL 语言的编程开发流程，包括源程序的编写、编译、模拟仿真及程序下载。

二、 实验内容

1． VIVADO 环境下源程序的编写、编译

2． 模拟仿真

3． 程序下载

三、 实验要求

1． 在 VIVADO 环境下完成对简单电路工作情况的仿真模拟；

2． 完成配置程序的下载，并在 EGO1 开发板上对程序进行最终验证。

四、 操作方法与实验步骤

1、在 VIVADO 环境下的编程开发流程

(1) 启动 VIVADO。

(2) 利用向导，建立一个新项目。

 在New Project菜单中点击Next。

 填写所要新建的工程名。如这里的工程名：Project_1，工程所在位置：D:/FPGA/Vivado/my_proj，然后点击Next。

 选择创建RTL Project，勾选Do not specify source at this time,跳过添加文件步骤，选择完成后点击Next进入下一步。

 器件的选择是和实验平台的硬件相关的，根据我们的 EGO1 实验开发板，它使用的是 xc7a35tcsg324-1 的器件，找到相应的器件。

 在New Project Summary界面检查新建的设计内容是否符合我们需求，确认无误后，点击Finish完成。

 点击Finish后自动进入创建完毕后的空白工程。

 VIVADO 中包含完整的文本编辑程序 （Text Editor），在此用 Verilog HDL

来编写源程序。新建一个 Verilog HDL 文件，可以通过右击 Design sourse

选择 Add Sourse。

 选择Create Files输入led_1，点击OK，确认led_1.v添加进去后，选择Finish完成设计文件添加。

 创建完成点击 Finish

 填写模块名称和端口，对于本实验来说不填影响不大。

(1) Verilog HDL 程序输入。

在用户区 Verilog HDL 文件窗口中输入源程序，保存时文件名与实体名保持一致。

设计文件截图如下图所示：

综合后生成的网表结构如下图所示：

仿真文件截图如下所示：

仿真图像：

约束文件：

五、 实验结果与分析

实验要求的功能能够实现，得出的实验结果与预期完全一致。

六、 讨论和心得

通过这次实验，我学会了掌握在 VIVADO 环境下运用 Verilog HDL 语言的编程开发流程，如何创建Vivado项目，并跟着老师编码、编译，还进行了仿真。虽然没能操作开发板，但后面又去实验室进行了实验，并得出了预期的结果。

本文标签： 实验开发板完成设计文件

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