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仿真注意点

1.interger赋值必须在always块之外

2.对变量赋值必须在always,initial之中。

序号报错解决方案
1Port connections cannot be mixed ordered and named使用实例的时候.()的.没有加
2module instantiation should have an instance name匿名调用组件,应该在实例后增加组件名,比如counter4b m0
3Instantiating < XXX > from unknown module < XXX >moudle内代码的名字和文件名不一致,如果改了还是不行,可以将报错的组件remove再add回来
4rocedural assignment to a non-register cnt is not permitted, left-hand side should be reg/integer/time/genvaralways中使用非reg,或者是为输出赋值。
5XXX is not a constantif中不能有assign,必须改用always
6ERROR:HDLCompiler:661 Non-net port cannot be of mode input输入不能是reg

本文标签: 报错解决方案原因Verilog