admin管理员组文章数量:1590156
Vivado配置+开发流程
在Vivado出现之前，大家开发赛灵思FPGA普遍始终赛灵思官网下的的ISE集成环境，我最开始也打算下载这个。。但是由于自己学校是军工七子。。已经被美国拉入实体清单，而网上现有的开发包都不支持新出的win11系统。。遂直接转战Vivado
事实证明这是一个相当不错的选择，Vivado下载，使用，包括后续的交流论坛都相对比较完善，配合VSCode更是让代码编辑器来爽到起飞。
作为一个FPGA开发小白，有说的不对，不精准的地方还请大家多多指出。
项目源文件文档指路GitHub：我的仓库指路
Vivado下载与配置
1、可以直接去官网下（需要登陆）Xilinx官方下载地址指路
2、也可以去网上找安装包下载
Vivado配合Vscode编辑器
Vivado自带的默认编辑器还是很难用的。。不支持代码补全等操作。相比之下VScode就非常好用，支持代码补全，自动操作等功能。
可以去一位大神的知乎专栏看一下，写的很详细：Vivado配合Vscode布道指南
只需要修改一下Vivado内的代码编辑器就可以。
1、 选择setting,找到texteditor
2、点击text editor后，下拉找到custom edior
3、填入你的Vscode应用程序路径，并且按照你的系统，填写好后缀
比如win系统，则在路径后加入 [file name] -[line number]
如果你是linux或者其余系统，请按照下面的蓝色绿色指示填写就可以
好啦 Vivado内的配置工作就告一段落，下面我们打开VScode!
Vscode的一个很大优势就在于，他支持很多很多的插件，我们需要选择Verilog相应的语言插件和自动修改等程序就可以。
1、找到左面工具栏最下面这个小东西，搜索下面三个插件，然后添加
这三个分别为中文语言包，Verilog报错检查插件，和Verilog语言包
Vivado开发流程
我的理解比较浅显，只是简单的介绍一下，可能不够专业
1、首先我们需要编写design source这是一个.V文件，简单来说就是，我们需要在这个文件内描述和定义好我们电路能做些什么。
首先有input output的设定，然后设置寄存器和时钟，下一步就是电路功能描述。
2、在文件编写好后，进行系统仿真
这一步可以生成RTL文件，让我们看到我们的代码用各种门电路的形式后，出现的逻辑电路是什么样子的
点击schematic就可以看到电路的样子了
RTL 分析项目下可以看到
点击后：
3、这一步结束之后，我们只是确定V文件的语言没有错误，但是逻辑关系是不能确定的，我们需要进行时序仿真，时序仿真也是需要自己编辑仿真文件的，源代码也是V文件
需要创建sim.v文件，然后编写好你的时序仿真设定，比如说开关多久变动一次啦时钟是多少啦，仿真时间是多少啦。
这一步编写好之后，点击run simulation 就可以看到时序仿真后的结果
随便截取了一个仿真波形(这个波形不太对，但是时许仿真后的结果就是这样的
4、确定好时序逻辑没有问题后，我们需要把这个source文件和我们的硬件端口联系起来，这时候就需要编写约束文件
这个文件会把软件和硬件操作端口联系起来，比如灯，开关这些。
5、最后一步进行综合仿真
run implementation这一步会把所有上述文件（除了时序仿真源代码）以外的全都综合到一起。
6、生成比特流文件
比特流文件是可以导入FPGA的，综合仿真后生成比特流文件
然后选择打开硬件，对你想操作的芯片进行导入比特流操作就可以观察到开发板上的实验现象啦！
版权声明：本文标题：Vivado配置+开发流程介绍 内容由热心网友自发贡献，该文观点仅代表作者本人， 转载请联系作者并注明出处：https://m.elefans.com/dongtai/1725845347a1045341.html， 本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌抄袭侵权/违法违规的内容，一经查实，本站将立刻删除。
发表评论