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Introduction
- 前言:pg085-axi4stream-infrastructure.pdf 这篇文档,所介绍不仅仅是 AXI4-Stream Switch 一个IP核,而是分别对下图所示的几个IP核进行了说明,阅读时需要区分。另外,在这些IP核中,数据传输的基本单位是传输(transfer),类似于数据包的概念,2个以上的 transfer 构成一个 transaction。
- AXI4-Stream Infrastucture IP 核们的主要功能是在 AXI4-Stream master/slave 系统 之间提供高速连接。这些IP核们的功能大概可以划分三类:buffering,transform,routing。
- buffering 类的IP核有:
- AXI4-Stream Clock Converter:作用是连通两个不同的时钟域。
- AXI4-Stream Data FIFO:用来实现不同深度的BRAM/LUTRAM。
- AXI4-Stream Register Slice:Creates timing isolation and pipelining master and slave using a two-deep register buffer。
transform 类IP核有:
- AXI4-Stream Combiner:将位宽较窄的TDATA 数据流拼接成更宽的输出。
- AXI4-Stream Data Width Converter:分两种情况:①拓宽数据宽度:将数个TDATA 混合成更宽的流;②缩小数据宽度:将TDATA拆分为数个宽度较小的流。
- AXI4-Stream Subset Converter。
routing 类的IP核有:
- AXI4-Stream Broadcaster:将一个传输复制到多个输出。
- AXI4-Stream Switch: 将多个master 和 slave 连接在一起,使用 TDEST 信号将传输 路由到不同的输出端口;或者利用可选的 control register 模式进行路由,这种模式需要AXI4-Lite接口进行控制。
- AXI4-Stream Interconnect:实际就是利用AXI4-Stream Switch 加上一些其他模块构成。
- 从上面可以看出,AXI4-Stream Switch 只是这个pg085 文档中的一个小分子。下面将着重总结AXI4-Stream Switch 相关的内容,对其他IP核的内容只是一笔带过,或者一笔也没有。
1. Overview
1.1 对 AXI4-Stream 接口协议的简介
- AXI4-Stream 是一个开放标准接口协议,支持低资源消耗,高带宽的单向数据传输。
- 对于AXI4-Stream 传输通路两端而言,发送方是master,接收方是slave。
1.2 AXI4-Stream Switch 的基本属性
- 支持 1-16个slave,支持1-16个master;
- 支持三种仲裁依据:基于TLAST信号;基于传输的数量(number of transfers);基于超时,即 对连续的 LOW TVALID计数,数量达到预设值则开始新的仲裁。
- 支持三种仲裁算法:Round-Robin, True Round-Robin, 和 Fixed Priority arbitration 。
- 支持稀疏连接;
- 支持基于TDEST base/high 信号对的路由,或者基于AXI4-Lite 接口控制的control register 路由。
2. Pruduct Specification
略过其他IP核的说明,直接总结第16页的Switch的说明,主要是对两种路由方式的说明。
- 两种路由方式包括 TDEST routing 和 control register based routing。
本文标签: 笔记streamInfrastructure
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