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适用于板卡型号：

AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG

 

实验Vivado工程目录为“pl_read_write_ps_ddr/vivado”。

实验vitis工程目录为“pl_read_write_ps_ddr /vitis”。

PL和PS的高效交互是zynq soc开发的重中之重，我们常常需要将PL端的大量数据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。

FPGA工程师工作内容

以下为FPGA工程师负责内容。

1. ZYNQ的HP端口使用

zynq 7000 SOC的HP口是 High-Performance Ports的缩写，如下图所示，一共有4个HP口，HP口是AXI Slave设备，我们可以通过这4个HP接口实现高带宽的数据交互。

2. 硬件环境搭建

1）基于“ps_hello”工程，在vivado的界面中HP的配置如下图(HP0~HP3)，这里面有使能控制，数据位宽选择，可选择32bit、64bit或128bit的位宽。我们的实验启用HP0配置为64bit位宽，使用的时钟是150Mhz，HP的带宽是150Mhz * 64bit，对于视频处理，ADC数据采集等应用都有足够的带宽。不需要AXI HPM0 LPD，取消选择。

2）添加复位模块，用于复位</

本文标签： 十二章教程数据MPSOCUltrascale

版权声明：本文标题：【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十二章 PL读写PS端DDR数据 内容由热心网友自发贡献，该文观点仅代表作者本人， 转载请联系作者并注明出处：https://m.elefans.com/dongtai/1725352871a1020589.html， 本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌抄袭侵权/违法违规的内容，一经查实，本站将立刻删除。