AD9859数据手册中文翻译

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2023年12月24日发(作者：)

AD9859数据手册

特征

400 msps内部时钟速度

集成10位DAC

32位调谐字

相位噪声≤–120 dBc/Hz@1 kHz偏移量（DAC输出）

卓越的动态性能

160兆赫（±100千赫偏移）输出时>75分贝SFDR

串行I/O控制

1.8V电源

软硬件控制电源关闭

48铅TQFP/EP包

支持大多数输入电平为5 V的数字输入

PLL REFCLK乘法器（4×到20×）

内部振荡器；可由单晶体驱动

相位调制能力

多芯片同步

简介

AD9859是一种直接数字合成器（DDS），具有一个10位DAC，工作速度高达400 msps。AD9859采用先进的DDS技术，结合内部高速、高性能的DAC，形成一个数字可编程、完整的高频合成器，能够在高达200兆赫的频率灵活模拟输出正弦波形。AD9859提供快速跳频和微调解决方案（32位频率调谐字）。频率调节控制字通过串行I/O端口加载到AD9859中。

AD9859规定在-40°C至+105°C的延伸工业温度范围内运行。

AD9859-电气规范

除非另有说明，否则，AVDD、DVDD=1.8 V±5%、DVDDU I/O=3.3 V±5%、RSET=3.92 kΩ、外部参考时钟频率=20 MHz，且在启用了20×参考时钟乘法器情况下。DAC输出必须引用到AVDD，而不是AGND。

引脚功能描述

引脚 助记符 I/O

1 I/O UPDATE I 上升沿将内部缓冲存储器的内容传输到I/O寄存器。必须在同步时钟输出信号周围设置和保持此针。

2,34

3,33,42,47, 48

4, 6, AVDD I 模拟电源引脚（1.8 V）

DVDD

DGND

I 数字电源插脚（1.8 V）。

I 数字电源接地引脚

描述

13, 16,

18, 19,

25, 27,

29

5, 7, AGND I 模拟电源接地引脚

14, 15,

17, 22,

26, 28,

30, 31,

32

8

I 互补参考时钟/振荡器输入。当REFCLK端口以单端模式运行时，REFCLKB应使用0.1微F电容器与AVDD分离。

9 OSC/REFCLK I 振荡器/参考时钟输入。有关振荡器/REFCLK操作的详细信息，请参阅时钟输入部分。

10 CRYSTAL OUT O 振荡器部分的输出

11 CLKMODESELECT I 振荡器部分的控制针。高电平时，启用振荡器部分。低电平时，振荡器部分被旁路。

12 LOOP_FILTER I 该引脚为REFCLK乘法器的PLL环路滤波器的外部零补偿网络提供连接。该网络由一个1 kΩ电阻串联而成，0.1微F电容器与AVDD相连。

20

O 互补数模转换器输出。应该通过一个电阻偏向AVDD，而不是AGND。

21 IOUT O 数模转换器输出。应该通过一个电阻偏向AVDD，而不是AGND。

23

24

DACBP

DAC_RSET

I 双直线去耦引脚。

I 从AGND连接到DAC_RSET的电阻（3.92 kΩ，额定值）为DAC建立参考电流。

35 PWRDWNCTL I 用作外部断电控制的输入引脚（详情见表8）。

36 RESET I 主动高硬件重置引脚。置位复位管脚将迫使AD9859进入初始状态，如I/O端口寄存器映射中所述。

37 IOSYNC I 串行端口控制器的异步主动高复位。高电平时，当前I/O操作立即终止，一旦IOSYNC返回低电平，就可以开始新的I/O操作。如果未使用，请将此引脚接地；不要让此引脚浮动。

38 SDO O 当操作I/O端口作为3线串行端口时，此插脚用作串行数据输出。当作为2线串行端口操作时，此引脚未使用，可以保持不连接。

39

I 该管脚作为一个低位芯片主动选择功能，允许多个设备共享I/O总线。

40

41

SCLK

SDIO

I 该引脚用作I/O操作的串行数据时钟。

I/当将I/O端口作为3线串行端口操作时，此引脚仅用作串行数据输入。当作为2线O 串行端口操作时，此插脚是双向串行数据插脚。

43

44

DVDD_I/O

SYNC_IN

I 数字电源（仅适用于I/O单元，3.3 V）。

I 用于同步多个AD9859S的输入信号。此输入连接到主AD9859的同步时钟输出。

45

46

SYNC_CLK

OSK

O 时钟输出引脚用作外部硬件的同步器。

I 输入引脚，在编程操作时用于控制开关键控功能的方向。OSK与同步时钟管脚同步。当OSK未被编程设置时，应将此引脚连接到DGND。

<49> AGND I 包底部的外露挡板是DAC的接地连接，必须在任何板布局中连接到AGND。

操作原理

组件块

DDS核

DDS的输出频率（fo）是系统时钟（SYSCLK）频率、频率调谐字（FTW）值和累加器容量（在这种情况下为232）的函数。下面给出了与fs的确切关系，fs定义为SYSCLK的频率。

相位累加器输出的值通过cos（x）功能块转换为振幅值，并发送到DAC。

在某些应用中，需要强制输出信号为零相位。简单地将FTW设置为0并不能实现这一点；它只会导致DDS核心保持其当前相位值。因此，需要一个控制位来

强制相位累加器输出为零。

通电时，清除相位累加器位被设置为逻辑1，但该位的缓冲存储器被清除（逻辑0）。因此，通电后，相位累加器保持清零，直到发出第一次I/O更新。

锁相环

PLL允许REFCLK频率倍乘。PLL的控制通过编程控制功能寄存器CFR2<7:3>中的5数来设置。

当值为0x04到0x14（十进制4到十进制20）时，PLL将REFCLK输入频率乘以相应的十进制值。然而，锁相环的最大输出频率限制在400兆赫。每当PLL值改变时，用户应该知道必须分配时间来允许PLL锁定（大约1毫秒）。

通过编程一个超出4到20（十进制）范围的值来绕过PLL。当旁路时，PLL关闭以节省电源。

时钟输入

AD9859支持各种时钟方法。对差分或单端输入时钟的支持以及片上振荡器和/或锁相环（PLL）乘法器的启用都是通过用户可编程位来控制的。AD9859可配置为六种操作模式之一，以生成系统时钟。使用CLKMODESELECT引脚、CFR1<4>和CFR2<7:3>配置模式。

将外部插脚CLKMODESELECT连接到逻辑高电平可启用片上晶体振荡器电路。在启用片上振荡器的情况下，AD9859的用户将外部晶体连接到REFCLK和REFCLKB输入端，以产生20兆赫到30兆赫范围内的低频基准时钟。振荡器产生的信号在被传送到芯片的其余部分之前被缓冲。该缓冲信号可通过晶体输出引脚获得。位CFR1<4>可用于启用或禁用缓冲器，打开或关闭系统时钟。振荡器本身没有断电，以避免打开晶体振荡器时花费较长的启动时间。将CFR2<9>写入逻辑高可启用晶体振荡器输出缓冲区。CFR2<9>逻辑低，禁用振荡器输出缓冲器。

将CLKMODESELECT连接到逻辑低电平将禁用片上振荡器和振荡器输出缓冲器。在禁用振荡器的情况下，外部振荡器必须提供REFCLK和/或REFCLKB信号。对于差分操作，这些管脚由互补信号驱动。对于单端操作，应在未使用的引脚和模拟电源之间连接一个0.1微F电容器。电容器就位后，时钟输入端偏压为1.35

V。此外，可使用PLL将参考频率乘以4至20范围内的整数值。表4总结了操作的时钟模式。请注意，PLL乘数是通过CFR2<7:3>位控制的，独立于CFR1<4>位。

DAC输出

AD9859集成了一个集成的10位电流输出DAC。与大多数DAC不同，此输出引用的是AVDD，而不是AGND。

两个互补输出提供一个组合的满刻度输出电流（IOUT）。差分输出减少了DAC输出可能存在的共模噪声量，从而提高了信噪比。满标度电流由连接在DAC插头和DAC接地（AGND_DAC）之间的外部电阻（RSET）控制。满标度电流与电阻值成正比，如下所示：

RSET=39.19/IOUT

组合DAC输出的最大满标度输出电流为15 mA，但将输出限制为10 mA可提供最佳的无杂散动态范围（SFDR）性能。DAC输出符合性范围为AVDD+0.5 V至AVDD–0.5 V。超出此范围的电压会导致过度的DAC失真，并可能损坏DAC输出电路。应适当注意负载端，以使输出电压保持在该合规范围内。

串行I/O端口

AD9859串行端口是一个灵活、同步的串行通信端口，允许与许多工业标准微控制器和微处理器轻松接口。串行I/O端口与大多数同步传输格式兼容，包括Motorola 6905/11 SPI®和Intel 8051 SSR协议。

该接口允许对配置AD9859的所有寄存器进行读/写访问。支持MSB 优先或LSB 优先传输格式。AD9859的串行接口端口可以配置为2线单引脚I/O（SDIO）接口，或用于输入/输出（SDIO/SDO）的3线双向复合引脚。两个可选的插脚IOSYNC和使AD9859的系统设计具有更大的灵活性。

操作模式

单音模式

在单音模式下，DDS核心使用一个调节字。存储在FTW0中的任何值都提供给相位累加器。此值只能手动更改，这是通过将新值写入FTW0并发出I/O更新来完成的。可以通过相位偏移寄存器进行相位调整。

AD9859编程功能

相位偏移控制

可通过控制寄存器将14位相位偏移量（θ）添加到相位累加器的输出。此功能为用户提供两种不同的相位控制方法。

第一种方法是静态相位调整，将固定相位偏移加载到适当的相位偏移寄存器中，保持不变。结果是输出信号被相对于名义信号的恒定角度所偏移。这允许用户在必要时将DDS输出与一些外部信号进行相位校准。

第二种相位控制方法是用户通过I/O端口定期更新相位偏移寄存器。通过适当地修改相位偏移作为时间的函数，用户可以实现相位调制输出信号。但是，I/O端口的速度和SYSCLK的频率都限制了可以执行相位调制的速率。

AD9859允许相位累加器的可编程连续调零以及清除和释放或自动调零。每个功能通过CFR1位单独控制。CFR1<13>是自动清除相位累加器位。CFR1<10>清除相位累加器并将值保持为零。

连续清除位

连续清除位只是一个静态控制信号，当高电平激活时，使相位累加器一直保持在零位。当位变低并保持时，允许相位累加器工作。

清除和释放功能

设置后，自动清除相位累加器在接收到I/O更新时(I/O UPDATE)清除并释放相位累加器。每次后续I/O更新都会重复自动清除功能，直到清除相应的自动清除控制位。

开关键控

AD9859的开关键控功能允许用户控制DAC的开关所用的上升和下降时间。此功能用于数字数据的突发传输，以减少短突发数据的不利频谱影响。

支持自动和手动开关键控模式。自动模式以由外部引脚（OSK）控制的振幅缓变率（ARR）寄存器确定的速率生成线性比例因子。手动模式允许用户通过将比例因子值写入振幅比例因子（ASF）寄存器直接控制输出振幅。

通过清除OSK启用位（CFR1<25>=0），可以绕过（禁用）开关键控功能。

这种模式由位于控制功能寄存器（CFR）最高处的两个位控制。CRF1<25>是开关键控启用位。当置位CFR1<25>时，启用输出缩放功能，清除CFR1<25>时，

绕过该功能。CFR1<24>是内部成形开关键控激活位。当置位CFR1<24>时，内部开关键控模式激活；CFR1<24>清除，外部开关键控模式激活。当CFR1<25>=0时，CFR1<24>位是0或1不重要。通电状态为禁止通断键控（CFR1<25>=0）。

开关键控模式操作

当设置CFR1<25>和CFR1<24>时，开关键控模式激活。当启用开关键控模式时，内部会生成一个比例因子，并将其应用于乘数输入，以缩放DDS核心块的输出（参见图18）。比例因子是10位计数器的输出，它以8位输出斜坡速率寄存器的内容确定的速率递增/递减。如果OSK引脚高，则比例因子增大；如果OSK引脚低，则比例因子减小。比例因子是一个无符号值，这样所有0将DDS核心输出乘以0（十进制），0x3ff将DDS核心输出乘以16383（十进制）。

对于使用全振幅（10位）但需要快速斜坡速率的用户，内部生成的比例因子步长通过ASF<15:14>位控制。表6描述了每个ASF<15:14>位内部生成的比例因子的递增/递减步长。

该模式的一个特殊特征是允许的最大输出振幅受振幅比例因子寄存器的内容限制。这允许用户渐变到小于满刻度的值。

OSK斜坡速率计时器

OSK斜坡速率计时器是一个可加载的向下计数器，它向生成内部比例因子的10位计数器生成时钟信号。每当计数器达到1（十进制）时，斜坡速率计时器加载ASFR值。此加载和倒计时操作将在启用计时器后继续，除非计时器在达到计数1之前被强制加载。

如果置位了加载OSK计时器位（CFR1<26>），则在I/O更新或达到1值时加载斜坡速率计时器。斜坡定时器可以通过三种方法在计数达到1之前加载。

方法一是通过改变OSK输入引脚。当OSK输入端改变状态时，ASFR值被加载到斜坡速率计时器中，然后继续正常倒计时。

方法二是置位加载OSK计时器位（CFR1<26>）并发出I/O更新，。

最后一种方法是从非活动的自动整开-关键控模式切换到活动的自动整形开-关键控模式；也就是说，置位扫描启用位。

外部整形开关键控模式操作

通过将CFR1<25>写入逻辑1，将CFR1<24>写入逻辑0，可以启用外部开关键控模式。当配置为外部开关键控时，ASFR的内容将成为数据路径的比例因子。比例因子通过I/O更新功能进行同步。

同步；寄存器更新（I/O更新）

同步时钟和I/O更新的功能

AD9859中的数据与同步时钟信号同步（由外部同步时钟引脚提供给用户）。在同步时钟的上升沿对I/O更新引脚进行采样。

在内部，SYSCLK被送入一个4分频器以产生同步时钟信号。同步时钟信号通过同步时钟引脚提供给用户。这样可以使外部硬件与设备的内部时钟同步。这是通过强制任何外部硬件从同步时钟获取时间来完成的。I/O更新信号与同步时钟耦合用于把内部缓冲区内容传入设备的内部控制寄存器。同步时钟和I/O更新引脚的组合为用户提供了相对于系统时钟的恒定延迟，并确保在设置新的调谐字或相位偏移值时模拟输出信号的相位连续性。图19演示了I/O更新定时周期和同步。

同步逻辑说明：

•I/O更新信号是边缘检测，以生成驱动寄存器组触发器的单个上升沿时钟信号。I/O更新信号对占空比没有限制。I/O更新的最短低电平时间是一个同步时钟周期。

•I/O更新引脚设置并保持在同步时钟上升沿周围，保持时间为零，设置时间为4ns。

同步多个AD9859S

AD9859允许轻松同步多个AD9859S。用户可使用三种同步模式：自动同步模式、软件控制手动同步模式和硬件控制手动同步模式。在所有情况下，当用户想要同步两个或多个设备时，必须遵守以下注意事项。首先，所有单元必须共享一个共同的时钟源。时钟树的跟踪长度和路径阻抗必须设计为尽可能保持不同时钟分支的相位延迟紧密匹配。其次，必须同步向系统中的所有设备提供I/O更新信号的上升沿。最后，无论采用何种内部同步方法，对于所有要同步的设备，都应将dvdd_I/O电源设置为3.3 V。AVDD和DVDD应保持在1.8 V。

在自动同步模式下，一个设备被选作主设备；另一个设备被复制到此主设备。在这种模式下配置时，从机自动将其内部时钟同步到主设备的同步时钟输出信号。要进入自动同步模式，请设置从设备的自动同步位（CFR1<23>=1）。将同步输入连接到主同步时钟输出。从设备不断更新其同步时钟的相位关系，直到它与同步输入（即主设备的同步时钟）同步。尝试同步以超过250 msps的时钟速度运行的设备时，应设置高速同步增强启用位（CFR2<11>=1）。

在软件手动同步模式下，用户强制设备推进同步上升沿一个系统时钟周期（1/4同步时钟周期）。要激活手动同步模式，请设置从设备的软件手动同步位（CFR1<22>=1）。随后立即清除位（CFR1<22>）。要多次提升同步时钟的上升沿，需要多次设置该位。

在硬件手动同步模式下，同步输入端配置为每次设备检测到同步输入端的上升沿时，同步输入端的上升沿向前移动。要使设备进入硬件手动同步模式，请设置硬件手动同步位（cfr2<10>=1）。与软件手动同步位不同，该位不能自行清除。一旦启用硬件手动同步模式，在输入的同步中检测到的所有上升沿会导致设备将同步的上升沿提前一个系统时钟周期，直到清除该启用位（cfr2<10>=0）。

串行端口操作

对于AD9859，指令字节指定读/写操作和寄存器地址。AD9859上的串行操作仅发生在寄存器级别，而不是字节级别。对于AD9859，串行端口控制器识别指令字节寄存器地址并自动生成正确的寄存器字节地址。此外，控制器期望访问该寄存器的所有字节。要求在串行I/O操作期间访问寄存器的所有字节，但有一个例外。IOSYNC函数可用于中止I/O操作，从而允许访问的字节少于所有字节。

与AD9859通信周期有两个阶段。第一阶段是指令周期，即将一个指令字节写入AD9859，与前八个SCLK上升沿一致。指令字节向AD9859串行端口控制器提供有关数据传输周期（通信周期的第2阶段）的信息。阶段1指令字节定义即将进行的数据传输是读还是写，以及正在访问的寄存器的串行地址。（请注意，正在访问的寄存器的串行地址与要写入的字节地址不同。有关详细信息，请参阅示例操作部分。）

每个通信周期的前八个SCLK上升沿用于将指令字节写入AD9859。其余SCLK边缘用于通信周期的第2阶段。阶段2是AD9859和系统控制器之间的实际数据传输

在通信周期的第2阶段中传输的字节数是正在访问的寄存器的一个函数。例如，当访问三字节宽的控制函数寄存器2时，阶段2要求传输三个字节。如果访问四字节宽的频率调谐字，则第2阶段需要传输四个字节。在按照指令传输所有数据字节后，通信周期完成。

在任何通信周期结束时，AD9859串行端口控制器期望下八个上升的SCLK边缘为下一个通信周期的指令字节。AD9859的所有数据输入都记录在SCLK的上升沿上。所有数据均从SCLK下降沿的AD9859中导出。图21至图24有助于理解AD9859串行端口的一般操作。

指令字节

指令字节的位7决定了在指令字节写入之后是进行读还是写数据传输。逻辑高指示读取操作。逻辑0表示写入操作。不关心指令字节的5、6位。指令字节的A4、A3、A2、A1、A0，即位4、3、2、1、0决定在通信周期的数据传输部分访问哪个寄存器。

串行接口端口引脚描述

SCLK串行时钟。串行时钟引脚用于同步AD9859和AD9859之间的数据，并运行内部状态机。SCLK最大频率为25兆赫。

CSB芯片选择条。CSB是一种低电平有效输入，允许同一串行通信线路上有多个设备。当此输入高时，SDO和SDIO引脚进入高阻抗状态。如果在任何通信周期内驱动高电平，该周期将暂停，直到CS重新回到低电平。在维持SCLK控制的系统中，芯片选择可以被限制在较低的水平。

SDIO串行数据输入/输出。数据总是写入此插脚上的AD9859。但是，这个管脚可以用作双向数据线。寄存器地址0x00的第7位控制该管脚的配置。默认值为逻辑0，它将SDIO管脚配置为双向。

SDO串行数据输出。对于使用单独的线路传输和接收数据的协议，从该管脚读取数据。如果AD9859在单双向I/O模式下工作，则此插脚不输出数据，并

设置为高阻抗状态。

IOSYNC它同步I/O端口状态机，而不影响可寻址寄存器的内容。IOSYNC引脚上的高电平输入激活，将导致当前通信周期中止。IOSYNC返回低位（逻辑0）后，可能会开始另一个通信循环，从指令字节写入开始。

MSB/LSB传输

AD9859串行端口可以支持最高有效位（MSB）优先或最低有效位（LSB）优先数据格式。此功能由控制寄存器0x00<8>位控制。控制寄存器0x00<8>的默认值低（首先是msb）。当控制寄存器0x00<8>设置为高时，AD9859串行端口为LSB优先模式。指令字节必须以控制寄存器0x00<8>指示的格式写入。如果AD9859处于LSB优先模式，则指令字节必须从最低有效位写入最高有效位。

对于MSB第一次操作，串行端口控制器首先生成（指定寄存器的）最高有效字节地址，然后生成下一个较低有效字节地址，直到I/O操作完成。写入（读取）AD9859的所有数据必须是MSB优先顺序。如果LSB模式激活，串行端口控制器首先生成最低有效字节地址，然后生成下一个更大有效字节地址，直到I/O操作完成。写入（读取）AD9859的所有数据必须为LSB优先顺序。

示例操作

要以MSB模式写入振幅比例因子寄存器，应用指令字节0x02[串行地址为00010（b）]。根据该指令，内部控制器知道使用第一个字节作为高位的字节。前两位记录为自动斜坡速率速度控制位，后六位是振幅比例因子的高位效位。第二个字节用作振幅比例因子ASF<7:0>的八个低有效位。

要以LSB格式写入振幅比例因子寄存器，假设已经为LSB格式设置了控制寄存器，则应用0x40指令字节。根据该指令，内部控制器知道使用第一个字节作为振幅比例因子ASF<0:7>的最低有效字节。第二个字节分为前六位ASF<8:13>和后两位提供自动斜坡速度控制位ARRSC<0:1>。

AD9859的断电功能

AD9859支持外部控制或硬件断电功能，以及以前ADI DDS产品中常见的软件可编程断电位。

软件控制断电允许DAC、PLL、输入时钟电路和数字逻辑通过唯一的控制位单独断电（CFR1<7:4>）。除了CFR1<6>之外，当外部控制电源断开引脚（PWRDWNCTL）高时，这些位不会激活。AD9859通过PWRDWNCTL输入引脚支持外部断电控制。当PWRDWNCT输入引脚高时，AD9859根据CFR1<3>位进入断电模式。当PWRDWNCT输入引脚低时，外部断电控制处于非活动状态。

当CFR1<3>位为0且PWRDWNCTL输入引脚高时，AD9859将进入快速恢复断电模式。在此模式下，数字逻辑和DAC数字逻辑断电。DAC偏压电路、PLL、振荡器和时钟输入电路未断电。

当CFR1<3>位高且PWRDWNCTL输入引脚高时，AD9859将进入全功率关闭模式。在此模式下，所有功能都关闭。这包括DAC和PLL，它们需要大量的时间来通电。

当PWRDWNCTL输入引脚高时，各个掉电位（CFR1<7>，<5:4>）无效（不关心）且未使用。当PWRDWNCTL输入引脚低时，各个掉电位控制掉电操作模式。注意，断电信号的设计都是这样的：逻辑1表示低功率模式，逻辑0表示激活或通电模式。

表8显示了从AD9859核心逻辑输出到外部掉电操作芯片的模拟部分和数字时钟产生部分的每个掉电位的逻辑电平。

本文标签： 时钟输出模式控制相位